SerDes接口——从架构演进到电路实现

1. SerDes技术的前世今生第一次接触SerDes是在2013年设计一款通信芯片时当时为了在PCB上跑5Gbps的信号传统的并行总线已经力不从心。记得调试时用示波器抓到的眼图简直惨不忍睹直到改用SerDes方案才解决问题。这种将并行数据转为高速串行的技术就像把多车道的高速公路合并成一条超车道虽然车道变少了但车速反而能提得更高。SerDes全称Serializer/Deserializer它的核心思想其实很直观在发送端把多路低速并行信号打包成高速串行信号通过差分线传输后在接收端再拆包还原。这种技术最早可以追溯到20世纪90年代当时IBM为了解决大型机内部的背板互连问题首次提出了8b/10b编码方案。我收藏的一块1998年产的HSSHigh-Speed Serial芯片就是早期SerDes的典型代表虽然速率只有622Mbps但已经展现出串行传输的潜力。与传统并行接口相比SerDes有三大杀手锏首先是差分信号传输就像两个人说悄悄话外界噪音很难干扰其次是时钟恢复技术省去了专门传输时钟的线路最后是多路复用让PCB布线从蜘蛛网变得简洁有序。记得有次改版设计使用SerDes后布线层数直接从12层降到8层BOM成本降了15%。2. 四大经典架构的进化之路2.1 并行时钟架构老将的新生在早期的PCIe 1.0时代并行时钟架构是绝对的主流。它的工作方式就像军训报数——每个数据通道都有自己的教官时钟负责同步。我曾用Xilinx的Virtex-5 FPGA实现过这种架构最头疼的就是要控制各通道间的skew偏移当时为了把8对LVDS的skew控制在50ps以内反复调整了PCB叠层设计。这种架构的典型代表是早期的RapidIO接口它的优势在于时钟与数据一一对应同步简单直接。但缺点也很明显随着速率提升到3Gbps以上时钟抖动会变得难以控制。有次测试时发现误码率突然飙升最后查出是因为时钟走线经过了电源分割区域这就是活生生的教训。2.2 嵌入时钟架构自同步的艺术到了PCIe 2.0时代嵌入时钟架构开始崭露头角。它最巧妙的地方是把时钟信息藏在数据流里就像摩斯电码的节奏。我在设计USB3.0 PHY时深有体会接收端的CDR电路会像侦探一样从数据跳变沿中提取出时钟信息。这种架构有个很酷的特性叫锁定随机数据Lock to Random Data。有次调试时故意发送PRBS31伪随机序列用Keysight示波器观察CDR锁定过程就像看电子设备听音辨位。不过要注意这种架构对数据跳变密度有要求连续传输0或1不能超过一定长度否则会导致时钟失锁。2.3 位交错架构电信级的精密在光通信领域位交错架构是当之无愧的王者。它就像把多条小溪汇成大河特别适合SONET/SDH这类需要多路复用的场景。记得有次调试100G光模块用的就是这种架构对时钟抖动的要求严苛到令人发指——必须用OCXO恒温晶振才能满足要求。这种架构最精妙的部分是它的解复用电路需要精确对齐各比特流的相位。我们实验室有台价值百万的误码仪就是专门用来测试这类接口的。实测发现当速率超过25Gbps时PCB材料的介质损耗会成为瓶颈这时候就得改用Megtron6这类高端板材了。2.4 8b/10b架构经典的永恒8b/10b可以说是SerDes界的常青树从早期的Fibre Channel到现在的PCIe 4.0都在用。它的精髓在于那套精妙的编码规则就像给数据穿上防弹衣。我电脑里至今保存着IBM原版的8b/10b编码表每次看都觉得工程师的智慧真是无穷。这种架构有三大绝活首先是直流平衡通过控制0和1的数量来避免基线漂移其次是内嵌时钟确保足够的跳变密度最后是Comma字符就像书签一样标记数据边界。有次排查故障就是靠抓取到异常的K28.5字符最终定位到是电源噪声导致的问题。3. 电路实现的关键战场3.1 锁相环时钟的雕刻师SerDes的PLL就像乐团指挥要求既稳定又精准。在设计28nm工艺的SerDes IP时我们对PLL的相位噪声要求是-100dBc/Hz1MHz偏移。有次流片回来测试发现jitter超标最后发现是VCO的电源去耦不够加了深N阱隔离才解决。现代SerDes的PLL架构也在进化从传统的电荷泵PLL到现在的数字PLL。我比较过两种方案数字PLL在65nm以下工艺更有优势但模拟PLL在相位噪声方面仍然略胜一筹。最近在做的56G PAM4 SerDes就采用了混合架构用数字控制校准模拟环路。3.2 时钟数据恢复数据的追踪者CDR电路就像专业侦探要从杂乱的数据中找出时钟线索。在实现16Gbps SerDes时我们对比过三种CDR架构线性相位检测器、bang-bang相位检测器和全速率相位检测器。最后选择了bang-bang方案因为它在功耗和面积上更有优势。调试CDR最有趣的是观察它的锁定过程。用实时示波器看就像猎豹追踪猎物一样时钟相位会逐步逼近最佳采样点。但要注意过高的环路带宽会导致时钟抖动而过低又会影响锁定速度。我们的经验公式是环路带宽设为符号率的1/100到1/50最合适。3.3 均衡技术信号的整形师当速率超过10Gbps均衡器就成了必备武器。前阵子调试25G背板没有均衡器时眼图完全闭合加上3抽头DFE后立即清晰可见。SerDes的均衡技术主要有三种CTLE像眼镜校正近视FFE像美颜滤镜而DFE则是高级精修。实测发现在FR4板材上传输28Gbps信号时需要至少12dB的均衡才能打开眼图。但均衡不是越强越好过度的FFE会导致预加重噪声反而降低信噪比。我们的黄金法则是先用CTLE补偿高频损耗再用DFE消除残余码间干扰。4. 现代SerDes的设计哲学4.1 功耗与性能的平衡术设计112G PAM4 SerDes时最大的挑战是如何在能效比上突破。我们尝试过多种方案传统的NRZ架构功耗高达5pJ/bit改用PAM4后降到3pJ/bit最后采用DSP技术进一步压到1.8pJ/bit。这就像从燃油车到混动再到纯电的进化。低功耗设计的秘诀在于精细的电源管理。比如接收端的比较器阵列我们给每个比较器都加了独立的偏置控制根据信号质量动态调整功耗。实测显示在良好信道条件下可以节省30%的功耗。但要注意这种设计需要复杂的校准算法支持。4.2 信号完整性的攻防战在56Gbps速率下一个过孔stub就可能毁掉整个设计。有次项目因为via残桩导致谐振在14GHz处出现10dB的插损凹陷。最后的解决方案是采用背钻工艺把多余的过孔部分钻掉。这提醒我们高速设计必须关注每一个细节。现代SerDes的SI设计已经发展出一套完整的方法论。我的经验是先用电磁场仿真软件做前仿真再用矢量网络分析仪验证最后用误码仪进行系统级测试。特别是对于连接器这类暗礁一定要做3D全波仿真才能避开潜在风险。4.3 工艺选择的战略考量在7nm节点设计SerDes时我们面临FinFET和FD-SOI的抉择。FinFET在性能上占优但成本高FD-SOI的功耗更低但高频特性稍逊。最终选择FinFET方案因为客户更看重性能指标。这就像赛车改装要在发动机和轻量化之间找到最佳配比。有意思的是在28nm节点我们反而选择了Planar工艺而非HKMG因为模拟电路在传统工艺上更成熟。实测显示虽然数字部分性能损失15%但模拟部分的良率提高了20%总体成本反而更低。这说明工艺选择不能盲目追新要具体问题具体分析。